第39章 Chiplet 互联标准将逐渐统一
作者:醉爱琳儿   股市闲谈最新章节     
    chiplet 互联标准将逐渐统一
    chiplet 是硅片级别的“结构 - 重构 -复用”,它把传统的 soc 分解为多个芯粒模块,将这些芯粒分开制备后再通过互联封装形成一个完整芯片。芯粒可以采用不同工艺进行分离制造,可以显着降低成本,并实现一种新形式的 ip 复用。随着摩尔定律的放缓, chiplet 成本持续提高 soc 集成度和算力的重要途径,特别是随着 2022 年 3 月份 ucle 联盟的成立, chiplet 互联标准将逐渐统一,产业化进程将进一步加速。基于先进封装技术的 chiplet 可能将重构芯片研发流程,从制造到封测,从 eda 到设计,全方位影响芯片的区域与产业格局。
    自1965 自摩尔定律首次被提出以来,集成电路产业一直遵循着摩尔定律向前发展。直到近几年,随着晶体管尺寸逼近材料的物理极限,工艺节点进步的花费已难以承受,芯片性能的提升也不再显着,摩尔定律接近极致。在此背景下, chiplet (芯粒)技术逐渐崭露头角,
    有望成为产业界解决高性能、低成本芯片需求的重要技术路线。chiplet 创新了芯片封装理念。它把原本一体的 soc ( system on chip ,系统级芯片)分解为多个芯粒,分开制备出这些芯粒后,再将它们互联封装在一起,形成完整的复杂功能芯片。这其中,芯粒可以采用不同的工艺进行分离制造,例如对于 cpu 、 gpu 等工艺提升敏感的模块,采用昂贵的先进制程生产;而对于工艺提升不敏感的模块,采用成熟制程制造。同时,芯粒相比于 soc 面积更小,可以大幅提高芯片的良率、提升晶圆面积利用率,进一步降低制造成本。此外,模块化的芯粒可以减少重复设计和验证环节,降低芯片的设计复杂度和研发成本,加快产品的
    迭代速度。 chiplet 被验证可以有效降低制造成本,已成为头部厂商和投资界关注的热点。
    chiplet 的技术核心在于实现芯粒间的高速互联。 soc 分解为芯粒使得封装难度陡增,如何保障互联封装时芯粒连接工艺的可靠性、普适性,实现芯粒间数据传输的大带宽、低延迟,是 chiplet 技术研发的关键。此外,芯粒之间的互联特别是2.5d 、 3d 先进封装会带来电磁干扰、信号干扰、散热、应力等诸多复杂物理问题,这需要在芯片设计时就将其纳入考虑,并对 eda 工具提出全新的要求。
    近年来,先进封装技术发展迅速。作为 2.5d 、 3d 封装关键技术的 tsv( through silicon via ,硅通孔)已可以实现一平方毫米 100 万个 tsv 。封装技术的进步,推动 chiplet 应用于 cpu 、 gpu 等大型芯片。 2022 年 3 月,多家半导体领军企业联合成立了 ucie ( universal chipletinterconnect express ,通用 chiplet 高速互联联盟)。 chiplet 互联标准有望逐渐实现统一,并形成一个开放性生态体系。面向后摩尔时代, chiplet 可能将是
    突破现有困境最现实的技术路径。 chiplet可以降低对先进工艺制程的依赖,实现与先进工艺相接近的性能,成为半导体产业发展重点。从成本、良率平衡的角度出发,
    2d 、 2.5d 和 3d 封装会长期并存;同构和异构的多芯粒封装会长期并存;不同的先进封装和工艺会被混合使用。 chiplet 有望重构芯片研发流程,从制造到封测,从eda 到设计,全方位影响芯片产业格局。
    chiplet 技术是提高芯片集成度、节约芯片成本、实现晶粒(die)级可重用的最重要的方法。未来,chiplet 技术将在高性能计算、高密度计算等领域发挥着重要作用。先进的chiplet 技术将继续由代工厂主导,混合使用2d、2.5d、3d 等先进封装技术将进一步提高产品性价比与竞争力。
    注:(免责申明)本文仅为个人笔记,内含个股仅仅是作为分析参考,不能作为投资决策的依据,不构成任何建议,据此入市风险自担。股市有风险,投资需谨慎!
    知音难觅,也是人生常态,一曲众寡,尽管少有人懂,但是我自有我的风采
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